طراحی یک مدار cmos s/h با دقت 12- bit و سرعت 200msample/s به همراه بافر خروجی در پروسس 0.35u
thesis
- وزارت علوم، تحقیقات و فناوری - دانشگاه تبریز
- author حمید محمودیان
- adviser ضیاالدین دایی کوزه کنانی جعفر صبحی
- Number of pages: First 15 pages
- publication year 1388
abstract
چکیده ندارد.
similar resources
طراحی یک مدار نمونه‌بردار و نگه‌دار با دقت 12-Bit جهت نرخ داده 200MS/s
در این مقاله، یک مدار نمونه بردار و نگه دار تمام تفاضلی با دقت 12 بیت برای نرخ داده 200 Ms/sارائه گردیده است. در مدار پیشنهادی این مقاله به منظور افزایش خاصیت خطی و همچنین افزایش میزان ولتاژ عملکرد، ازسوئیچ های بوت استرپ جهت نمونه برداری از سیگنال ورودی استفاده گردیده است. همچنین به منظور جلوگیری از اثر بارگذاری طبقات بعدی بر روی مدار پیشنهادی از یک بافر خروجی با بهره قابل تنظیم جهت افزایش خاص...
full textطراحی یک مدار نمونه‌بردار و نگه‌دار با دقت 12-Bit جهت نرخ داده 200MS/s
در این مقاله، یک مدار نمونه بردار و نگه دار تمام تفاضلی با دقت 12 بیت برای نرخ داده 200 Ms/sارائه گردیده است. در مدار پیشنهادی این مقاله به منظور افزایش خاصیت خطی و همچنین افزایش میزان ولتاژ عملکرد، ازسوئیچ های بوت استرپ جهت نمونه برداری از سیگنال ورودی استفاده گردیده است. همچنین به منظور جلوگیری از اثر بارگذاری طبقات بعدی بر روی مدار پیشنهادی از یک بافر خروجی با بهره قابل تنظیم جهت افزایش خاص...
full textطراحی یک مدار نمونه بردار و نگه دار با دقت 12-bit جهت نرخ داده 200ms/s
در این مقاله، یک مدار نمونه بردار و نگه دار تمام تفاضلی با دقت 12 بیت برای نرخ داده 200 ms/sارائه گردیده است. در مدار پیشنهادی این مقاله به منظور افزایش خاصیت خطی و همچنین افزایش میزان ولتاژ عملکرد، ازسوئیچ های بوت استرپ جهت نمونه برداری از سیگنال ورودی استفاده گردیده است. همچنین به منظور جلوگیری از اثر بارگذاری طبقات بعدی بر روی مدار پیشنهادی از یک بافر خروجی با بهره قابل تنظیم جهت افزایش خاص...
full textمقایسه تأثیر وضعیت طاق باز و دمر بر وضعیت تنفسی نوزادان نارس مبتلا به سندرم دیسترس تنفسی حاد تحت درمان با پروتکل Insure
کچ ی هد پ ی ش مز ی هن ه و فد : ساسا د مردنس رد نامرد ي سفنت سرتس ي ظنت نادازون داح ي سکا لدابت م ي و نژ د ي سکا ي د هدوب نبرک تسا طسوت هک کبس اـه ي ناـمرد ي فلتخم ي هلمجزا لکتورپ INSURE ماجنا م ي دوش ا اذل . ي هعلاطم ن فدهاب اقم ي هس عضو ي ت اه ي ندب ي عضو رب رمد و زاب قاط ي سفنت ت ي هـب لاتـبم سراـن نادازون ردنس د م ي سفنت سرتس ي لکتورپ اب نامرد تحت داح INSURE ماجنا درگ ...
full textطراحی مدار 3bit mdac برای طبق? اول 12 bit, 200 ms/s pipelined adc در پروس? 0.35um cmos
3bit از مجموع 12 bit کل adc در طبق? این mdac تولید می شود و برای این منظور از سیستم 2.5bit استفاده شده است که 1bit از 3bit تولید شده صرف error correction می شود و بعد از جمع با بیت طبق? بعد 1bit تولید می کند به همین دلیل مانند 0.5bit عمل می کند. همچنین خطای گین محدود اپ امپ را با استفاده از تغییر نسبت خازن فیدبک به خازن واحد اصلاح می کنیم که در این روش درصدی برای تغییر گین حلقه باز اپ امپ به طو...
15 صفحه اولطراحی یک مدار نمونه بردار و نگه دار با دقت ۱۲-bit جهت نرخ داده ۲۰۰ms/s
در این مقاله، یک مدار نمونه بردار و نگه دار تمام تفاضلی با دقت 12 بیت برای نرخ داده 200 ms/sارائه گردیده است. در مدار پیشنهادی این مقاله به منظور افزایش خاصیت خطی و همچنین افزایش میزان ولتاژ عملکرد، ازسوئیچ های بوت استرپ جهت نمونه برداری از سیگنال ورودی استفاده گردیده است. همچنین به منظور جلوگیری از اثر بارگذاری طبقات بعدی بر روی مدار پیشنهادی از یک بافر خروجی با بهره قابل تنظیم جهت افزایش خاص...
full textMy Resources
document type: thesis
وزارت علوم، تحقیقات و فناوری - دانشگاه تبریز
Hosted on Doprax cloud platform doprax.com
copyright © 2015-2023